電源共振ノイズのアクティブ低減手法

近年、プロセス微細化に伴う電源電圧の低下やクロックの高速化に伴い電源ライン上に含まれる寄生インダクタンスの影響が大きくなってきています。寄生インダクタンスと回路の持つ寄生容量によって、電源共振ノイズという比較的大きなノイズレベルと長い周期を持つノイズが発生するのですが、このノイズはフリップフロップのセットアップ時間違反を引き起こしロジックエラーの原因となります。現在の設計では、このロジックエラーを防ぐために電源電圧にノイズマージンが設けてられていますが、逆に電源電圧を下げることを困難にしてしまっています。ロジックエラーの原因である電源共振ノイズを低減するために、現在オンチップパッシブデキャップが広く用いられていますが、大きなノイズ低減効果を得るためには大きな面積を必要とするという問題があります。面積はコストに直結するため小さければ小さいほうが好ましく、面積とノイズの両方の低減が求められるようになっています。そこでこの２つの目標を達成するために、我々の研究室ではパッシブではなくアクティブにキャパシタを挿入しノイズを低減する手法を研究しております。より具体的にはオンチップでノイズを検出、キャパシタ挿入量をノイズの大きさから決定し、ノイズの発生に応じてのみキャパシタを電源ラインに接続する、という回路を設計しております。