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研究内容

大規模集積回路の高速・低消費電力化に関する研究。特に大域配線の最適化に注目している。容量モデル、伝送遅延モデル、誘導性要素に起因する雑音・遅延の評価を行った。最近は電源線上のノイズモデルに関しても検討中。

三堂哲寿の発表文献

三堂哲寿, 浅田邦博,

``集積回路内の非均質媒体中の伝送線路における誘導性結合を考慮した雑音の評価,''

電子情報通信学会VLSI設計研究会, 信学技報, Vol.95, No.232, pp.69-74, 平成 7 年 9 月.

三堂哲寿, 浅田邦博,

``非均質媒体中のストリップ型伝送線路における誘導性結合を考慮した雑音の評価,''

回路実装学会第7回ワークショップ, 平成 8 年 1 月.

三堂哲寿, 浅田邦博,

``集積回路内の相互接続配線における誘導性結合を考慮した伝送線路シミュレーション,''

第43回応用物理学会関係連合講演会, 26p-H-11, p1339, 平成 8 年 3 月.

三堂哲寿, 浅田邦博,

``集積回路内の近接型配線における３次元容量のモデル化,''

1996年電子情報通信学会秋期大会, C-470, p.131, 平成 8 年 9 月.

浅田邦博, 三堂哲寿

``集積回路内の平行する伝送線路における遅延を考慮した断面形状の最適化,''

1996年電子情報通信学会秋期大会, C-471, p.132, 平成 8 年 9 月.

三堂哲寿, 浅田邦博,

``集積回路内の配線容量の高精度なモデル化と伝送速度を最適化する配線形状,''

電子情報通信学会 VLSI 設計研究会, 信学技報, VLD96-49, Vol.96, No.259, pp.55-60, 平成 8 年 9 月.

三堂哲寿, 浅田邦博,

``有限要素解析を基にした集積回路内配線の容量モデル,''

``Accurate Capacitance Formulas for VLSI Interconnections based on Finite Element Analysis,''

Proceedings of ANSYS'96 Conference in japan, pp.239-245, Oct., 1996.

三堂哲寿, 浅田邦博,

``1GHz を越える高速動作時のストリップ型伝送線路における伝送効率に関する諸問題

～表皮効果の影響について～ ,''

``Delay Model for Microstrip Lines Considering Skin Effect for Over 1GHz Operation,''

回路実装学会第8回ワークショップ, 平成 8 年 11 月.

JIPC 8th Workshop, Nov., 1996.

Tetsuhisa Mido and Kunihiro Asada,

``Crosstalk Noise in High Density and High Speed Interconnections due to Inductive Coupling,''

Proceeding of ASP-DAC'97 pp.215-220, Jan., 1997. PAPER , ABSTRUCT

三堂哲寿, 池田誠, 浅田邦博,

``VLSI の高密度バス配線における低結合信号を用いた低消費電力化,''

電子通信学会 VLSI 設計研究会, 信学技報, VLD96-108, Vol.96, No.556, pp.91-96, 平成 9 年 3 月.

三堂哲寿, 浅田邦博,

``高速 VLSI のための表皮効果を考慮した伝送線路解析 ,''

第44回応用物理学会関係連合講演会, 28p-B-4, p.1351, 平成 9 年 3 月.

三堂哲寿, 浅田邦博,

「高速集積システムにおける有限な幅を持つ導体中の電流分布解析」,

''An Analysis of Current Distribution in Finite Width Interconnection in Hi-Frequency Integrated System,''

回路実装学会実装CAE研究会, 研究報告, CAE97-1, 平成 9 年 6 月. ABSTRUCT

浅田邦博, 伊藤浩, 三堂哲寿

「集積回路におけるシフトレジスタを用いた多導体の容量行列導出手法」,

``Test Structure for Calculating Capacitance Matrix of Multi Conductors in VLSI,''

1997年電子情報通信学会秋期大会, C-12-5, p.88, 平成 9 年 9 月. ABSTRUCT

Tetushisa Mido and Kunihiro Asada,

``Delay-Optimum Aspect Ratio of VLSI Interconnections based on New Accurate Capacitance Formulations,''

Proc. of European Conference on Circuit Theory and Design '97, Vol.2, pp.978-983, Sep., 1997. ABSTRUCT

三堂哲寿, 青柳稔, 浅田邦博

「集積回路の大域配線における表皮効果を考慮した遅延解析」,

``An Analysis on Hi-Frequency Interconnections in VLSI COnsidering Skin Effect,''

電子情報通信学会 VLSI 設計研究会, 信学技報, VLD97-69, Vol.97, No.269, pp.73-79, 平成 9 年 9 月. ABSTRUCT

Tetsuhisa Mido and Kunihiro Asada,

``An Analysis on Hi-Frequency VLSI Interconnection Considering Skin Effect,''

Proceeding of ASP-DAC'98 pp.413-417, Feb., 1998, Yokohama. ABSTRUCT

Tetsuhisa Mido, Hiroshi Ito and Kunihiro Asada,

``TEST Structure for Characterizing Capacitance Matrix of Multi-layer Interconnections in VLSI,''

Proceeding of International Conference on Microelectronic Test Structures (ICMTS), pp.217-222, Mar., 1998, Kanazawa. BEST PAPER..ABSTRUCT

三堂哲寿, 浅田邦博,

``シミュレーション解析を用いた高速 VLSI における表皮効果の影響評価,''

``An Evaluation of Skin Effect on Hi-Frequency VLSI Interconnections using Numerical Simulation,''

第45回応用物理学会関係連合講演会, 28p-L-8, p.11, 平成 10 年 3 月. ABSTRUCT

Tetsuhisa MIDO, Hiroshi ITO and Kunihiro ASADA,

``集積回路における容量行列要素の直接抽出手法,''

1998 IEICE Fall Conference, C-12-1, p.92, Sep., 1998.

Tetsuhisa MIDO and Kunihiro ASADA,

``集積回路の大域配線における誘導性要素の影響評価,''

Technical Report of IEICE,} VLD98-84, Vol.98, No.269, pp.89-94, Oct., 1998.ABSTRUCT

Tetsuhisa Mido, Hiroshi Ito and Kunihiro Asada,

``TEST Structure for Characterizing Capacitance Matrix of Multi-layer Interconnections in VLSI,''

IEICE Trans., Electronics, Special Issue on International Conference on Microelectronic Test Structures, April, 1999 (to be published).ABSTRUCT

Tetsuhisa Mido and Kunihiro Asada,

``An Analysis on Hi-Frequenacy Interconnection in VLSI Considering Inductive Effects,''

Proceedings of International Workshop on Timing Issues In the Specification and Synthesis of Digital Systems (TAU'99), pp.173-178, Mar., 1999. ABSTRUCT

Tetsuhisa Mido, Hiroshi Ito and Kunihiro Asada,

``TEST Structure for Direct Extraction of Capacitance Matrix in VLSI,''

Proceeding of International Conference on Microelectronic Test Structures (ICMTS), pp.200-205, Mar., 1999. ABSTRUCT

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